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FPGA를 이용한 디지털 논리회로 설계
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FPGA를 이용한 디지털 논리회로 설계

  • 류지열
  • |
  • 홍릉
  • |
  • 2024-02-28 출간
  • |
  • 390페이지
  • |
  • 188 X 257mm
  • |
  • ISBN 9791156001416
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북스크린영상으로 만나보는 한 권의 책 이야기

목차

Chapter 1 디지털 회로 개요
1.1. 아날로그(Analog)와 디지털(Digital)
1.2. 2진수와 10진수
1.3. 8진수와 16진수
1.3.1. 16진수, 8진수를 10진수로 변환
1.3.2. 10진수를 16진수로 변환
1.3.3. 10진수를 8진수로 변환
1.3.4. 2진수, 8진수, 16진수의 상호 변환
1.3.5. 2진 부호(Binary Code)
1.4. 오류 검출
1.4.1. 패리티 검사(Parity Check)
1.4.2. 해밍 부호(Hamming Code)
1.5. 2진수 연산
1.5.1. 기본 연산
1.5.2. 덧셈 연산
1.5.3. 곱셈 연산
1.5.4. 나눗셈 연산
1.6. 기본 논리연산
1.6.1. 논리곱(AND)
1.6.2. 논리합(OR)
1.6.3. 논리부정(NOT)
1.7. 기본 법칙과 정리
1.7.1. 기본 법칙
1.7.2. 드모르간 정리
1.8. 논리식 구하기
1.8.1. 진리값(truth value)과 진리표(truth table)
1.8.2. 진리표 작성 방법
1.8.3. 최소 항들의 합 정형(canonical form)
1.8.4. 최대 항들의 곱 정형
1.8.5. 정형 사이의 변환
1.9. 논리식의 간소화
1.9.1. 기본법칙을 이용한 간소화
1.9.2. 카르노 맵(Karnaugh)에 의한 간소화
1.10. 기본 논리회로
1.10.1. AND 회로
1.10.2. OR 회로
1.10.3. NOT 회로
1.10.4. NAND 회로
1.10.5. NOR 회로
1.10.6. 버퍼 회로
1.11. 논리회로 구성
1.11.1. 논리회로 설계법
1.11.2. 정논리(positive logic)와 부논리(negative logic)
1.11.3. 드모르간 정리에 의한 회로 변환
1.11.4. 다양한 조합논리회로
연습문제

Chapter 2 프로그램 설치 및 사용방법
2.1. Quartus Prime Lite 개요
2.2. Quartus Prime Lite 웹 버전 프로그램 다운로드 및 설치
2.3. 프로젝트 생성
2.4. VHDL 코드 작성 및 컴파일
2.5. 시뮬레이션

Chapter 3 하드웨어 기술 언어 및 물리적 구현
3.1. 하드웨어 기술 언어의 개요
3.1.1. 하드웨어 기술 언어(Hardware Description Language)
3.2. 설계 흐름 및 EDA 도구
3.3. 기본적인 VHDL 단위 및 라이브러리 선언
3.4. Entity 구문 표현
3.5. Architecture 구문 표현
3.6. 기본 논리회로의 HDL화
3.7. FPGA 실습 카트 개요
3.8. 물리적 구현

Chapter 4 조합논리회로 설계
4.1. 가산기(Adder) 및 감산기(Subtractor)
4.1.1. 반가산기(Half Adder)
4.1.2. 전가산기(Full Adder)
4.1.3. 반감산기(Half Subtractor)
4.1.4. 전감산기(Full Subtractor)
4.2. 멀티플렉서(Multiplexer)와 디멀티플렉서(Demultiplexer)
4.2.1. 멀티플렉서(Multiplexer)
4.2.2. 디멀티플렉서(Demultiplexer)
4.3. 인코더(Encoder)와 디코더(Decoder)
4.3.1. 인코더(Encoder)
4.3.2. 우선순위 인코더(Priority Encoder)
4.3.3. 디코더(Decoder)
4.3.4. 푸시버튼 스위치 인코더
4.3.5. BCD/7-세그먼트 디코더
4.4. 2진 크기 비교기(Comparator)
4.5. N비트 가산/감산기 및 BCD 가산기
4.5.1. N비트 가산/감산기
4.5.2. BCD 가산기
4.6. 수의 정렬 회로(Sorting Circuit)
4.7. 개수 카운터(Counter)
4.7.1. ‘1’개수 카운터(One’s Counter)
4.7.2. Leading One’s 카운터(Counter)
4.8. 패리티 발생기(Parity Generator) 및 검사기(Parity Checker)
4.8.1. 패리티 발생기(Parity Generator)
4.8.2. 패리티 검사기(Parity Checker)
4.9. 병렬 가산기(Parallel Adder)
4.9.1. 병렬 2진 가산기/감산기
4.9.2. 병렬 가산기(Parallel Adder)
4.9.3. 고속 가산기

Chapter 5 순차논리회로 설계
5.1. 간단한 상태도 구현
5.2. 플립플롭(Flip-Flop, FF)
5.2.1. 플립플롭(Flip-Flop, FF)
5.2.2. RS 플립플롭
5.2.3. JK 플립플롭
5.2.4. D 플립플롭
5.2.5. T 플립플롭
5.2.6. 비동기 입력 및 플립플롭 동작 특성
5.2.7. 클럭 분주회로(Clock Divider)
5.2.7. 레지스터 표현
5.3. 카운터(Counter)
5.3.1. 비동기(리플) 카운터
5.3.2. 동기(병렬) 카운터
5.4. 순차검출기(Sequence Detector)
5.5. 교통신호등 제어기(Traffic Light Controller)
5.6. 자동판매기 제어기(Vending Machine Controller)

Chapter 6 기타 논리회로 설계
6.1. 스텝 클럭(펄스) 발생회로 설계
6.2. 메모리 회로(Memory) 설계
6.2.1. 단순 ROM(Read Only Memory) 설계
6.2.2. 단순 RAM(Random Access Memory) 설계
6.3. 주차 시스템(Car Parking System) 설계
6.4. 양방향 버스 회로(Bi-Directional Bus Circuit) 설계

Appendix
A.1. FPGA 키트 핀 연결 회로도
A.2. 키트 세부 회로도
A.3. VHDL 설계를 위한 각종 코드
A.3.1. 전감산기의 VHDL 설계
A.3.2. 우선순위 인코더의 VHDL 설계
A.3.3. 디멀티플렉서의 VHDL 설계
A.3.4. BCD 가산기의 VHDL 설계
A.3.5. 패리티 검사기의 VHDL 설계
A.3.6. 동기식 BCD 카운터의 VHDL 설계
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