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원리부터 설계까지 쉽고 명확한 컴퓨터구조
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원리부터 설계까지 쉽고 명확한 컴퓨터구조

  • 서태원
  • |
  • 홍릉
  • |
  • 2021-09-06 출간
  • |
  • 478페이지
  • |
  • 192 X 235 X 25 mm /910g
  • |
  • ISBN 9791156008798
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북스크린영상으로 만나보는 한 권의 책 이야기

목차


CHAPTER 1 컴퓨터 개요 및 기본기

1.1 컴퓨터 하드웨어 구성
1.2 컴퓨터의 분류
1.3 CPU의 종류
1.4 2진수, 16진수
1.5 KB = 1000-byte? 1024-byte?
1.6 메모리 접근 단위
1.7 고급언어 vs 저급언어
1.8 컴퓨터의 기본 구조 및 동작
1.9 컴퓨터는 처음에 어디에서 무엇을 실행할까?
1.10 RISC vs CISC
1.11 32-bit, 64-bit 아키텍쳐?
1.12 2의 보수 그리고 정수의 덧셈, 뺄셈
1.13 Signed 정수, Unsigned 정수, 그리고 컴퓨터에서 표현할 수 있는 정수의 한계
1.14 CPU에서 정수의 대소비교는 어떻게 할까?
1.14.1 N-flag 설정
1.14.2 Z-flag 설정
1.14.3 C-flag 설정
1.14.4 V-flag 설정
1.15 컴퓨터의 계층구조

CHAPTER 2 RISC-V 하드웨어 및 소프트웨어 실습환경
2.1 DE0 보드 소개
2.2 RISC-V Cross-Compiler 환경 설정
2.2.1 JRE 설치
2.2.2 Cygwin 설치와 Windows 환경 설정
2.2.3 RISC-V cross-compiler 설치
2.2.4 Eclipse 설치 및 cross-compilation
2.3 하드웨어 설계 및 합성 환경
2.4 하드웨어 시뮬레이션 환경

CHAPTER 3 RISC-V 명령어
3.1 RISC-V 개요 및 명령어 체계
3.2 RV32I 데이터처리 명령어
3.2.1 산술명령어
3.2.2 논리 명령어
3.2.3 Shift 명령어
3.2.4 비교 명령어
3.3 RV32I 메모리접근 명령어
3.4 RV32I 분기 명령어
3.4.1 조건에 따른 분기 명령어
3.4.2 무조건 분기 명령어
3.5 Pseudo 명령어

CHAPTER 4 CPU 설계를 위한 하드웨어
4.1 조합회로
4.1.1 Concatenation & Replication
4.1.2 멀티플렉서
4.1.3 디코더
4.1.4 가산기와 감산기
4.1.5 ALU
4.2 순차회로
4.2.1 클럭
4.2.2 플립플롭
4.2.3 레지스터 파일

CHAPTER 5 32-bit RISC-V CPU 설계
5.1 Single-cycle CPU 설계
5.1.1 Instruction Fetch 로직 설계
5.1.2 Decoding 로직 설계
5.1.3 Execution 로직 설계
5.2 Pipelined CPU 설계
5.2.1 Structural Hazard
5.2.2 Data Hazard 및 해결 방법
5.2.3 Control Hazard 및 해결 방법
5.2.4 성능

CHAPTER 6 I/O 장치, 익셉션 및 인터럽트
6.1 I/O 장치와 메모리맵
6.1.1 Memory-mapped I/O
6.1.2 I/O-mapped I/O
6.2 익셉션과 인터럽트
6.3 32-bit RISC-V에서 익셉션과 인터럽트

CHAPTER 7 캐시
7.1 주기억장치
7.2 지역성과 캐시
7.3 캐시의 구조
7.3.1 Direct-mapped cache
7.3.2 Set-associative cache
7.3.3 Fully-associative cache
7.4 Multi-level 캐시
7.5 소프트웨어의 역할

CHAPTER 8 가상메모리와 TLB
8.1 가상메모리 개념
8.2 Translation Lookaside Buffer
8.2.1 Direct-mapped TLB
8.2.2 Set-associative TLB
8.2.3 Fully-associative TLB
8.3 32-bit RISC-V에서 가상메모리 구현
8.4 Cache와 TLB

CHAPTER 9 멀티코어 프로세서
9.1 멀티코어 프로세서 구조 및 병렬 프로그래밍
9.2 캐시일관성 규약
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