PART 1 Digital 회로설계를 시작하기 위해 필요한 지식들
제1과 Verilog HDL로 Digital 회로설계를 시작하기 위한 사전학습 (Pre Study)
1.1 Analog신호와 Digital신호 이해하기
1.2 Digital 회로 기초
1.3 Digital 회로 설계 개요

PART 2 Verilog HDL로 설계하기
제2과 Verilog HDL 학습 1 : VIVADO Tool을 활용한 설계 과정 익히기
2.1 <2 Input AND Gate>구현을 위한 Verilog HDL 학습
2.2 <2 Input AND Gate>구현을 위한 VIVADO Tool 실습

제3과 Verilog HDL 학습 2 : 조합회로1 (Gate, Multiplexer)
3.1 Gate, Multiplexer 구현을 위한 Verilog HDL 학습
3.2 Gate, Multiplexer 구현을 위한 Verilog HDL 실습

제4과 Verilog HDL 학습 2 : 산술연산, 계층구조를 위한 Verilog HDL
4.1 산술연산과 7 Segment Decoder 구현을 위한 Verilog HDL 학습
4.2 산술연산과 7 Segment Decoder 구현을 위한 Verilog HDL 실습

제5과 Verilog HDL 학습 4 : 순차회로 설계를 위한 Verilog HDL
5.1 순차회로 설계를 위한 Verilog HDL 학습
5.2 순차회로 설계를 위한 Verilog HDL 실습

PART 3 Verilog HDL로 구현하기
제6과 실습장비 Hardware 익히기 1: LED, 7 Segment
6.1 Counter값 LED로 표시하기 실습
6.2 Seven Segment 표시하기 실습

제7과 실습장비 Hardware 익히기 2: Key matrix
7.1 Key Scan Module제어회로 설계하기
7.2 Key Value Assign 회로 설계하기
7.3 8 digit BCD data 생성 회로 설계하기
7.4 8 digit segment control 회로 설계하기
7.5 Key Matrix Display 회로에 대한 Top Module
7.6 Key Matrix Display회로에 대한 Hardware Test
7.7 VIVADO lntegrated Logic Analyzer를 활용한 Hardware Tes

PART 4 설계 Project 수행하기(과제에 대한 개념 정의부터 설계, 구현, 검증까지)
제8과 Project 1 : Stop Watch
8.1 Key Control Module에 대한 설계
8.2 Counter Module에 대한 설계
8.3 Hexa to BCD 변환 Module에 대한 설계
8.4 BCD to 7 Segment 변환 Module에 대한 설계
8.5 Stop Watch Top Module에 대한 설계 및 보드 Test

제9과 Project 2 : UART
9.1 UART 송신 모듈 설계
9.2 UART 수신 모듈 설계
9.3 UART 통신을 활용한 Data 송수신의 응용
9.4 UART 통신 Test를 위한 고려
9.5 UART 송수신 회로에 대한 Hardware Test

제10과 Project 3 : 4칙 연산 계산기
10.1 4칙 연산 계산기 개요

제11과 Project 4 : Alarm기능 시계
11.1 Alarm기능 시계 개요

제12과 후속 학습을 위한 안내

부록
부록 1 Xilinx VIVADO Tool 설치하기
부록 2 Xilinx LUT(Look Up Table) 이해하기
부록 3 FPGA와 MICOM
부록 4 실습장비 JFK-100A Board 활용을 위한 자료
부록 5 양방향 입출력 Port 구현을 위한 Verilog HDL
부록 6 Flash Memory로 Booting하기
부록 7 개발문서 정리하기